Контроллер SDRAM

FPGA, CPLD
Ответить
Аватара пользователя
TS-Labs
Сообщения: 5396
Зарегистрирован: Чт, 26.07.2012 01:29:56

Контроллер SDRAM

Сообщение TS-Labs »

Начал пилить. Примерное техзадание.
- несколько девайсов, со своими шинами
- девайс заказывает адрес, режим, длину бурста
- одновременные запросы приоритезируются
- если запросы в разных банках, обращение использует команды для банков с низшим приоритетом только в циклы NOP
Аватара пользователя
ZEK
Сообщения: 172
Зарегистрирован: Пн, 10.06.2013 13:51:07

Re: Контроллер SDRAM

Сообщение ZEK »

WR/RD можно одновременно обрабатывать в разные банки, плотность загрузки можно увеличить
KOE сказал заработает, значит заработает. Он кандидат наук, а не радиолюбитель. (c) alone
Аватара пользователя
TS-Labs
Сообщения: 5396
Зарегистрирован: Чт, 26.07.2012 01:29:56

Re: Контроллер SDRAM

Сообщение TS-Labs »

Да, согласен. Общая идея такая: есть 2 сиквенса для рд и вр циклов, но если канонично при работе в 1 рыло в sequence-ах были бы нопы, то щас нопы заменятся на не-нопы для сиквенсов от запросов с меньшим приоритетом, там где это допустимо. Ну и с учетом конфликта данных на шине при переходах рд/вр.
Ответить