Что за опция `define FREE_IORQ // for non-blocked by internal ports !IORQ ? Пока модуль не взлетел, что-то не так с IORQ, а соответственно с моим CS, осцилом смотрю, ни каких трепыханий. RD, WR - сразу видно, а IORQ и мой CS - никак. P.S. Только щас прочитал пред.пост. Дык 10-ым и собирал, все норм,...
У ACEX-а ведь сразу зашивается конфа, а не по включению каждый раз как у Циклона, верно ведь? 2 TSL, вместо этой строчки (в модуле zports) assign sd2cs_n = spi_cs_n[2]; написал: assign sd2cs_n = !(!iorq && (a[15:1]==15'b110110101000000)) //port DA8x; и в tune.v раскомментировал `define SD_CA...
Пока буду писать здесь о компиляции и сборе прошивки, потом, возможно, опыт оформится в виде трэда. Мой скилл железячника-инженера далек даже от среднего, и в связи с отсутствием туториала пляшу на грабляк, как получается. Итак: Опытным путем выяснил, что для компиляции проекта TS-conf нужен Quartus...
Собрал на макетке: в статике перетыкая проводок, ГАЛка, согласно логике, переключает выход, а на жывом компе - нет. На ГАЛке 25ns, не думаю что это может быть причиной. Также на макетке собрал из ЛЕ1 и ИД7, то ж работает. Попробовать из логики в Эву засунуть. Не полная дешифрация не может быть причи...
Не получается запустить. Сделал на GAL-ке дешифратор неполного порта. С IORQ какая-то беда, не генерится при обращении к порту (может осцил не успевает его посмотреть, адресную шину видит). Короче, толку у меня не хватает.
Я все равно пока не отступаюсь... Буду пробовать еще параллельное подключение. Отсюда просьба к TSL, уважаемый начальник секты порекомендуй/выдай адреса портов для подобного подключения, сгодятся-ли #FE81 - статус, #FE80 - данные? Приём!
Колхожу, как могу. Обратно открутил HxC, ибо у меня версия прототип и прошить выше чем 0.2.2.0 не представляется возможным, а конвертить туда-сюда образы ещё та трата времени... Фтопку... Нарыл SSD-шник от Acer Aspire One на 8GB, примотал к IDE, пришлось пожертвовать VDAC2 (прости TSL-юшка), попутно...